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Plus tôt cette année, SK hynix et TSMC ont annoncé une collaboration pour développer et construire des matrices de base pour la mémoire HBM4, mais se sont abstenus de révéler des détails officiels. Lors du Symposium technologique européen 2024 cette semaine, TSMC a annoncé qu'il construirait des matrices de base HBM4 en utilisant ses technologies de processus 12FFC+ (classe 12 nm) et N5 (classe 5 nm), rapporte AnandTech. L’utilisation de nœuds aussi avancés permettra à HBM4 d’offrir des performances et une efficacité énergétique sans précédent.
“Nous travaillons avec des partenaires clés en matière de mémoire HBM (Micron, Samsung, SK hynix) sur des nœuds avancés pour l'intégration complète de la pile HBM4”, a déclaré le directeur principal de la conception et de la plate-forme technologique chez TSMC. « La matrice de base rentable 12FFC+ peut atteindre HBM en termes de performances et la matrice de base N5 peut fournir encore plus de logique avec une puissance bien inférieure aux vitesses HBM4. »
La technologie de processus N5 de TSMC est actuellement l'un des nœuds de production les plus avancés disponibles. Il est utilisé pour fabriquer certains des meilleurs processeurs et GPU, son utilisation pour la mémoire est donc un gros problème. Ce nœud aussi avancé permet d'intégrer plus de logique et de fonctionnalités dans la puce de base HBM4 ainsi que de permettre des pas d'interconnexion très fins (nous parlons de pas de 9 à 6 microns), qui sont essentiels pour une liaison directe sur des puces logiques, donc améliorant les performances de la mémoire pour les processeurs AI et HPC.
Les matrices de base fabriquées selon le processus 12FFC+ de TSMC (dérivé de la technologie FinFET 16 nm établie par la société) permettront de construire des piles de mémoire HBM4 12-Hi et 16-Hi qui offriront des capacités de 48 Go et 64 Go, respectivement. L'utilisation du 12FFC+ permettra des puces de base « rentables » qui utiliseront des interposeurs en silicium pour connecter la mémoire aux processeurs hôtes.
Nœuds de production de TSMC pour les matrices de base HBM4
| nul | N12FFC+ | N5 |
| Zone | 1 FOIS | 0,39X |
| GHz logique à la puissance | 1 FOIS | 1,55X |
| Puissance à GHz | 1 FOIS | 0,35X |
TSMC optimise également ses technologies de packaging, en particulier CoWoS-L et CoWoS-R, pour prendre en charge l'intégration HBM4. Ces méthodes d'emballage avancées permettent la construction d'interposeurs allant jusqu'à huit tailles de réticule et facilitent l'assemblage de jusqu'à 12 piles de mémoire HBM4. Les nouveaux interposeurs comporteront jusqu'à huit couches pour garantir un routage efficace de plus de 2 000 interconnexions tout en maintenant une bonne intégrité du signal. À l'heure actuelle, les piles de mémoire expérimentales HBM4 ont atteint des taux de transfert de données de 6 GT/s à 14 mA, selon une diapositive TSMC.
“Nous optimisons également CoWoS-L et CoWoS-R pour HBM4”, a déclaré le représentant de TSMC. “CoWoS-L et CoWoS-R [use] sur huit couches pour permettre le routage par HBM4 de plus de 2 000 interconnexions avec [proper] l'intégrité du signal. Nous collaborons avec des partenaires EDA tels que Cadence, Synopsys et Ansys pour certifier l'intégrité du signal du canal HBM4, l'IR/EM et la précision thermique. »
Les efforts de collaboration de TSMC avec les principaux producteurs de mémoire tels que Micron, Samsung et SK hynix, ainsi qu'avec les partenaires EDA, notamment Cadence, Synopsys et Ansys, sont cruciaux pour activer les sous-systèmes de mémoire HBM4 dans quelques années.
