TSMC Preps 6x Super Carrier Interposeur de taille de réticule pour les processeurs SiP extrêmes

Dans le cadre de leurs efforts pour repousser les limites des plus grandes tailles de puces manufacturables, Taiwan Semiconductor Manufacturing Co. travaille sur sa nouvelle technologie de conditionnement Chip-On-Wafer-On-Substrate-L (CoWoS-L) qui lui permettra de construire interposeurs Super Carrier plus grands. Destinée à la période 2025, la prochaine génération de la technologie CoWoS de TSMC permettra aux interposeurs d’atteindre jusqu’à six fois la taille maximale du réticule de TSMC, contre 3,3x pour leurs interposeurs actuels. Ces formidables systèmes en packages (SiP) sont destinés à être utilisés par les centres de données et les puces HPC avides de performances, un marché de niche qui s’est avéré prêt à payer des primes importantes pour pouvoir placer plusieurs puces hautes performances sur un seul package.

“Nous développons actuellement une technologie CoWoS-L de taille de réticule 6x avec la technologie d’interposeur Super Carrier”, a déclaré Yujun Li, directeur du développement commercial de TSMC qui est en charge de la division commerciale de calcul haute performance de la fonderie, lors du symposium technologique européen 2023 de la société. .

Les mégatendances mondiales comme l’intelligence artificielle (IA) et le calcul haute performance (HPC) ont créé une demande pour des quantités apparemment infinies de puissance de calcul, c’est pourquoi des entreprises comme AMD, Intel et NVIDIA construisent des processeurs extrêmement complexes pour répondre à ces applications IA et HPC . L’un des moyens d’augmenter les capacités de calcul des processeurs consiste à augmenter leur nombre de transistors ; et pour le faire efficacement de nos jours, les entreprises utilisent des conceptions de puces multi-tuiles. L’impressionnant GPU Ponte Vecchio à 47 tuiles d’Intel est un bon exemple de telles conceptions ; mais la technologie d’emballage CoWoS-L de TSMC permettra à la fonderie de construire des interposeurs Super Carrier pour des processeurs encore plus gargantuesques.

La limite théorique du réticule EUV est de 858 mm2 (26 mm sur 33 mm), donc six de ces masques permettraient des SiP de 5148 mm2. Un si grand interposeur offrirait non seulement de la place pour plusieurs gros chiplets de calcul, mais il laisserait également beaucoup de place pour des choses comme 12 piles de mémoire HBM3 (ou HBM4), ce qui signifie une interface mémoire de 12288 bits avec une bande passante atteignant 9,8 To/s.

“L’interposeur Super Carrier comporte plusieurs couches RDL à l’avant ainsi qu’à l’arrière de l’interposeur pour le rendement et la fabricabilité”, a expliqué Li. “Nous pouvons également intégrer divers composants passifs dans l’interprète pour la performance. Ce CoWoS-L à six réticules sera qualifié en 2025”

Bâtiment 5148 mm2 SiPs est une tâche extrêmement difficile et nous ne pouvons que nous demander combien ils coûteront et combien leurs développeurs factureront pour eux. À l’heure actuelle, l’accélérateur H100 de NVIDIA, dont le conditionnement couvre un interposeur de plusieurs réticules, coûte environ 30 000 $. Ainsi, une puce considérablement plus grande et plus puissante ferait probablement encore grimper les prix.

Mais payer le coût des gros processeurs ne sera pas le seul investissement énorme que les opérateurs de centres de données devront faire. La quantité de silicium actif que 5148 mm2 Les SiP peuvent héberger entraîneront presque certainement certaines des puces HPC les plus gourmandes en énergie produites à ce jour – des puces qui nécessiteront également un refroidissement liquide tout aussi puissant pour correspondre. À cette fin, TSMC a révélé qu’il testait la technologie de refroidissement liquide sur puce, déclarant qu’il avait réussi à refroidir des boîtiers en silicium avec des niveaux de puissance aussi élevés que 2,6 kW. TSMC a donc quelques idées en tête pour gérer le besoin de refroidissement de ces puces extrêmes, ne serait-ce qu’au prix d’une intégration de technologies encore plus pointues.

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