par Actuellement, la majorité des processeurs haut de gamme sont monolithiques, mais les méthodologies de conception évoluent lentement mais sûrement vers des modules multipuces à mesure que les technologies de fabrication de pointe deviennent plus coûteuses à utiliser. Dans les années à venir, on s’attend à ce que les systèmes en boîtiers (SiP) multipuces se répandent beaucoup plus, et les technologies avancées de conditionnement de puces 2,5D et 3D gagneront en importance. Pour accélérer et simplifier le développement de conceptions 3D, TSMC a créé cette semaine son alliance 3DFabric.
Alors que les SiP multi-chiplet promettent de simplifier le développement et la vérification de conceptions très complexes, ils nécessitent de toutes nouvelles méthodologies de développement car les packages 3D apportent un certain nombre de nouveaux défis. Cela inclut de nouveaux flux de conception requis pour l’intégration 3D, de nouvelles méthodes de fourniture d’énergie, de nouvelles technologies d’emballage et de nouvelles techniques de test. Pour tirer le meilleur parti des avantages des technologies d’emballage 2.5D et 3D de TSMC (InFO, CoWoS et SoIC), l’industrie du développement de puces a besoin que l’ensemble de l’écosystème travaille de concert sur l’emballage de puces – et c’est ce que 3DFabric Alliance est conçu pour fais.
“L’empilement de silicium 3D et les technologies d’emballage avancées ouvrent la porte à une nouvelle ère d’innovation au niveau de la puce et au niveau du système, et nécessitent également une collaboration étendue de l’écosystème pour aider les concepteurs à naviguer le meilleur chemin à travers la myriade d’options et d’approches à leur disposition”, a déclaré Dr LC Lu, boursier TSMC et vice-président de la plate-forme de conception et de technologie.
L’alliance 3DFabric de TSMC rassemble des développeurs d’outils d’automatisation de la conception électronique (EDA), des fournisseurs de propriété intellectuelle, des concepteurs de puces sous contrat, des fabricants de mémoire, des producteurs de substrats avancés, des sociétés d’assemblage et de test de semi-conducteurs et les groupes fabriquant les équipements utilisés pour les tests et la vérification. L’alliance compte actuellement 19 membres, mais au fil du temps, elle devrait s’étendre à mesure que de nouveaux membres rejoignent le groupe.
En tant que leader de l’Alliance, TSMC établira certaines règles et normes de base. Pendant ce temps, les membres de 3DFabric Alliance co-définiront et co-développeront certaines des spécifications des technologies 3DFabric de TSMC, auront un accès anticipé à la feuille de route et aux spécifications 3DFabric de TSMC pour aligner leurs plans sur les plans de la fonderie ainsi que sur ceux des autres membres de l’alliance. , et saura concevoir et optimiser des solutions compatibles avec les nouveaux modes de conditionnement.
En fin de compte, TSMC veut s’assurer que les membres de 3DFabric Alliance offriront à ses clients des solutions compatibles et interopérables qui permettront le développement et la vérification rapides de SiP multi-chiplet qui utilisent le packaging 2.5D et 3D.
Par exemple, pour unifier l’écosystème de conception avec des outils et des flux EDA qualifiés, TSMC a développé son standard 3Dblox. 3Dblox couvre divers aspects de la construction de dispositifs multi-puces avec des méthodologies d’empaquetage 2,5D et 3D (telles que les définitions de puces et d’interface), y compris la mise en œuvre physique, la consommation d’énergie, la dissipation thermique, la chute IR par électromigration (EMIR) et la synchronisation/vérification physique .
«Grâce au leadership collectif de TSMC et de nos partenaires de l’écosystème, notre alliance 3DFabric offre aux clients un moyen simple et flexible de libérer la puissance du circuit intégré 3D dans leurs conceptions, et nous avons hâte de voir les innovations qu’ils peuvent créer avec nos technologies 3DFabric. », a ajouté Lu.
En fin de compte, TSMC envisage que l’alliance simplifiera et rationalisera considérablement le processus de développement de puces plus avancées, en particulier pour les petites et moyennes entreprises qui s’appuient davantage sur des IP/conceptions extérieures. Par exemple, si une entreprise souhaite développer un SiP composé de puces logiques empilées et connectées à un sous-système de mémoire basé sur HBM3, le logiciel EDA d’Ansys Cadence, Synopsys et Siemens lui permettra de concevoir des puces compatibles, les fournisseurs IP vendront ces blocs que le concepteur n’a pas déjà, TSMC produira du silicium, les producteurs de mémoire offriront des KGSD HBM3 compatibles (bonnes matrices de pile connues), puis Ase Technology assemblera le tout. Pendant ce temps, les entreprises qui n’ont pas leurs propres ingénieurs pourront commander la conception de l’ensemble du SiP (ou des puces individuelles) via Alchip ou GUC, puis mettre à jour leur produit au fil du temps si nécessaire sans avoir à tout reconcevoir, car le SiP sera construit conformément aux normes 3DFabric et 3Dblox.
3Dblox est actuellement pris en charge par quatre développeurs EDA majeurs. Finalement, il sera soutenu par tous les membres des membres si l’alliance en a besoin.
Alors que les grandes entreprises comme AMD et Nvidia ont tendance à développer leurs propres technologies IP, d’interconnexion et de packaging, les SiP multi-chiplet promettent de rendre le développement de processeurs complexes de type chiplet accessible aux petites entreprises. Pour eux, une adresse IP tierce standard, un délai de mise sur le marché rapide et une intégration appropriée sont la clé du succès. 3DFabric Alliance et ce qu’elle apporte seront donc vitaux pour eux.
Source : TSMC
