Avantages de la conception 3D-SOC et des interconnexions arrière pour les futurs systèmes hautes performances

Avantages de la conception 3D-SOC et des interconnexions arrière pour les futurs systèmes hautes performances

Figure 1 : Vue abstraite d’un éventuel futur système hautes performances. Les puces hautes performances avec mémoire empilée 3D-SOC sont implémentées sur une puce interposeuse active qui agit comme une passerelle de données et se connecte de manière « 2,5 » avec des mémoires locales à large bande passante et des modules émetteurs-récepteurs optiques (tels que présentés à l’IEDM 2021). Crédit : IMEC

Le système sur puce 3D (3D SOC), activé par l’automatisation de la conception électronique (EDA) et les technologies de processus 3D, est une approche d’intégration hétérogène attrayante pour traiter le mur de mémoire dans les systèmes hautes performances.

Des gains de performances supplémentaires au niveau du système peuvent être obtenus lorsque l’arrière de l’une des plaquettes intégrées est exploitée pour la fourniture d’énergie, le routage du signal ou les deux.

Dans cet article, Dragomir Milojevic, Geert Van der Plas et Eric Beyne mettent en lumière ces approches prometteuses.

Les avantages de la conception 3D-SOC et des interconnexions arrière dans des circuits spécifiques sont mis en évidence dans deux articles présentés lors de la réunion internationale IEEE 2021 sur les dispositifs électroniques (IEDM).

Les promesses d’une approche de conception 3D-SOC

Les systèmes hautes performances gourmands en données destinés au calcul avancé, aux serveurs de données ou aux applications d’apprentissage en profondeur souffrent de plus en plus de ce qu’on appelle le mur de la mémoire, le défi d’accéder aux données assez rapidement. Une approche intéressante pour abattre ce mur de mémoire est l’intégration de système sur puce 3D (3D SOC). Suite à cette approche d’intégration hétérogène, le système est automatiquement partitionné en puces distinctes qui sont simultanément conçues et interconnectées dans la troisième dimension.

Dans leur article invité de l’IEDM 2021 « L’intégration 3D-SOC, au-delà des puces 2.5D », les auteurs expliquent comment ce concept 3D-SOC va au-delà des approches de puces populaires d’aujourd’hui pour réaliser l’intégration de systèmes hétérogènes multi-puces. Eric Beyne, chercheur principal, vice-président R&D et directeur de programme Intégration du système 3D chez imec : « Les puces impliquent des matrices de puces conçues et traitées séparément. Un exemple bien connu sont les mémoires à large bande passante (HBM) – des piles de puces de mémoire vive dynamique (DRAM). Cette pile mémoire se connecte à une puce de processeur via des bus d’interface, ce qui limite leur utilisation aux applications tolérantes à la latence. En tant que tel, le concept de chiplet ne permettra jamais un accès rapide entre les mémoires caches logiques et rapides, de premier et de niveau intermédiaire. »

Avantages de la conception 3D-SOC et des interconnexions arrière pour les futurs systèmes hautes performances

Figure 2 : Liaison hybride wafer-to-wafer au pas de 700 nm (telle que présentée à l’IEDM 2021). Crédit : IMEC

Avec l’intégration 3D-SOC, les partitions mémoire-logique peuvent être réalisées à l’aide d’interconnexions directes et plus courtes, ce qui entraîne des améliorations significatives des performances. Dans leur article invité, les auteurs montrent une implémentation optimisée d’une conception 3D-SOC avec des macros de mémoire dans la matrice supérieure et une logique restante dans la matrice inférieure, ce qui entraîne une fréquence de fonctionnement 40 % plus élevée par rapport à une conception 2D.

Ils discutent également des principaux défis liés à la réalisation de SOC 3D entièrement fonctionnels. Dragomir Milojevic, chercheur principal à l’imec et professeur à l’Université libre de Bruxelles : « Du côté de la conception, une stratégie de co-conception 3D-SOC est nécessaire pour les partitions logiques et mémoire. Cela nécessite des outils d’automatisation de conception électronique (EDA) dédiés qui peuvent gérez les deux conceptions simultanément, à l’aide d’outils automatisés pour le partitionnement du système et l’optimisation du chemin critique 3D lors du placement et de l’itinéraire. Grâce à notre collaboration avec Cadence, nous avons accès à ces outils très avancés. Côté technologie, les progrès dans les solutions de liaison hybride wafer-to-wafer permettront des densités d’interconnexion puce-à-puce très élevées, indispensables pour le partitionnement des mémoires caches de premier et de niveau intermédiaire.

Prochaine étape : exploiter le dos de la plaquette

Un partitionnement possible des systèmes 3D-SOC hautes performances implique que certaines ou toutes les macros de mémoire soient placées dans le dé supérieur, tandis que la logique est placée dans le dé inférieur. Du côté de la technologie, cela peut être réalisé en liant la face avant active de la « plaquette logique » à la face avant active de la « plaquette mémoire » en utilisant une technique de liaison plaquette à plaquette à basse température. Dans cette configuration, les dos d’origine des deux plaquettes résident désormais à l’extérieur du système 3D-SOC.

Eric Beyne : « On peut désormais envisager d’exploiter l’arrière ‘libre’ de ces wafers pour le routage du signal ou pour alimenter directement les transistors de la ‘logic wafer’. Traditionnellement, le routage du signal et la fourniture d’énergie se produisent dans la face avant de la plaquette, où ils se disputent l’espace dans un schéma complexe d’interconnexions de fin de ligne. Dans ces conceptions, la face arrière de la plaquette ne sert que de support. En 2019, simulations par Arm a montré pour la première fois l’impact bénéfique de l’utilisation d’un réseau de distribution d’énergie arrière (BSPDN) dans la conception d’une unité centrale de traitement (CPU), qui a mis en œuvre un processus 3 nm développé par imec. Dans cette conception, les métaux d’interconnexion résidant dans la face arrière amincie de la plaquette connectée à des transistors de 3 nm à l’avant de la plaquette à l’aide de vias traversants en silicium (TSV) atterrissant sur des rails d’alimentation enterrés. Les simulations ont révélé que ce BSPDN était sept fois plus efficace que le PDN avant traditionnel.  »

Avantages de la conception 3D-SOC et des interconnexions arrière pour les futurs systèmes hautes performances

Figure 3 : Schéma des métaux conventionnels frontside (FS) BEOL et backside (BS) pour le PDN et le routage du signal. Les métaux BS pour le routage PDN utilisent des nTSV pour connecter les métaux BS au rail d’alimentation enterré, tandis que les métaux BS pour le routage des signaux utilisent des nTSV pour connecter les métaux BS aux métaux FS (tel que présenté à l’IEDM 2021). Crédit : IMEC

Des gains de performances supplémentaires peuvent donc être attendus lorsque des BSPDN sont mis en œuvre pour alimenter les circuits logiques de base gourmands en énergie qui résident au bas d’un 3D-SOC « mémoire sur logique ». On pourrait également penser à des partitions 3D-SOC alternatives où une partie des tuiles mémoire (par exemple, les caches de niveau L1 de la mémoire vive statique (SRAM)) résident également dans la matrice inférieure, également alimentée par l’arrière.

En plus d’étendre les possibilités de conceptions 3D-SOC, les BSPDN ont également été proposés pour la logique monolithique à puce unique et les systèmes sur puce SRAM (SOC), où ils peuvent aider à la mise à l’échelle des dispositifs et des circuits intégrés. Geert Van der Plas, responsable de programme chez imec : « Déplacer le réseau de distribution d’énergie vers l’arrière de la puce s’est avéré être une approche intéressante pour résoudre le problème d’encombrement du routage en fin de ligne (BEOL) et réduire la chute de l’IR. La différence avec l’approche 3D-SOC est qu’une plaquette factice est désormais collée à la plaquette cible pour permettre l’amincissement et la métallisation de la face arrière de la plaquette. » L’un des partenaires d’imec a récemment annoncé la mise en œuvre d’un tel concept BSPDN dans l’une de ses futures puces de nœuds.

Interconnexions arrière pour améliorer encore les performances de la macro et de la logique SRAM

Bien que les avantages d’un BSPDN puissent déjà être démontrés dans des conceptions spécifiques, des gains supplémentaires peuvent être attendus de l’utilisation de l’arrière de la plaquette pour le routage global du signal. Imec, en collaboration avec Cadence, a pour la première fois évalué et optimisé des conceptions de macros et circuits logiques SRAM qui sont en partie routés depuis l’arrière. Une macro SRAM implique non seulement les matrices de cellules binaires de la mémoire, mais également les circuits périphériques (comme les décodeurs d’adresse, le bloc de commande, etc.) – pertinents pour la conception du processeur.

Pour la macro et la logique SRAM, jusqu’à trois couches métalliques arrière ont été utilisées pour le routage du signal, tandis que les nano-TSV (nTSV) connectent la métallisation arrière à la face avant. Les macros SRAM ont implémenté des transistors à nanofeuillet de 2 nm dans leur conception. Dans ces macros, seuls les routages globaux pour le circuit périphérique ont été conçus avec une métallisation arrière. Pour la logique, un cadre d’oscillateur en anneau a été utilisé pour évaluer l’impact du routage du signal arrière. La conception a mis en œuvre des feuilles de fourche du nœud technologique 2 nm dans les cellules logiques standard. Une implémentation physique d’un processeur ARMTM 64 bits utilisant le même kit de conception de processus (PDK) forksheet 2 nm est utilisée pour garantir la pertinence des résultats de la simulation de l’oscillateur en anneau.

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Figure 4 – Délai de routage global (accès en lecture) de la macro SRAM au niveau de diverses lignes et colonnes de macro. (a) FS ; (b) BS et (c) amélioration de FS à BS. La taille de la macro varie de 128*128*16=256kbit à 515*512*16=4Mbit (tel que présenté à l’IEDM 2021). Crédit : IMEC

Geert Van der Plas : « Par rapport au routage frontal, le routage arrière s’est avéré nettement plus avantageux pour améliorer le délai et l’efficacité énergétique pour le routage de signaux d’interconnexion longs. Pour les macros SRAM, nous avons démontré jusqu’à 44 % d’amélioration des performances et jusqu’à 30 % d’efficacité énergétique. amélioration par rapport au routage frontal. Pour les cellules logiques, le routage dorsal a permis une amélioration de la vitesse de 2,5 fois et une augmentation de 60 % de l’efficacité énergétique. » Les résultats sont décrits dans l’article de l’IEDM 2021 « Design and optimisation of SRAM macro and logic using backside interconnects at 2nm node » par R. Chen et al.

L’évaluation des performances et de l’efficacité énergétique des circuits a été rendue possible grâce à une combinaison d’expériences et de modélisation. Dragomir Milojevic : « Les expériences ont impliqué une optimisation du traitement nTSV en termes de capacité et de résistance, afin d’assurer une bonne connexion électrique entre les métaux de la face avant et de la face arrière. Ces paramètres ont été introduits dans un modèle, utilisé pour effectuer les simulations. Enfin, notre équipe effectué une optimisation de routage basée sur la co-optimisation de la technologie de conception (DTCO) qui a montré la voie à suivre pour de nouvelles améliorations. Nous avons démontré une amélioration supplémentaire des performances de 20 % en réduisant la capacité des métaux de la face arrière. »


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Citation: Avantages de la conception 3D-SOC et des interconnexions arrière pour les futurs systèmes hautes performances (2021, 13 décembre) récupéré le 13 décembre 2021 sur https://techxplore.com/news/2021-12-benefits-3d-soc-backside-interconnects -future.html

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